日前，德州儀器（TI）宣布計劃在其最先進的高性能45納米芯片產品的晶體管中采用高k材料。多年以來，人們一直考慮用高k介電層來解決漏電或耗用功率問題，隨著晶體管日趨小型化，這一問題已變得日益嚴重。與通常采用的硅氧化層（SiO2）柵介電層相比，該技術可使TI將單位芯片面積的漏電量降低30多倍。此外，TI的高k技術選擇還能提供更高的兼容性、可靠性以及可擴展性，有助于通過45納米與32納米工藝節點繼續提供大批量、高性能與低功耗的半導體解決方案。 　　近十年來，TI一直致力于技術研發的前沿領域，高k技術將不斷推動數字CMOS縮放技術發展，成功實現向尺寸更小工藝技術的過渡，以此解決我們所面臨的技術障礙。通過45納米高k技術推動技術發展，TI致力于為客戶不斷推出高性能、低功耗的低價位產品。 　　TI的45納米工藝 　　去年6月，TI 發布了45納米工藝技術的細節，該工藝采用193納米濕法光刻技術，可使每個晶圓的產出數量提高一倍。通過采用多種技術，TI將SoC處理器性能提高了30%，并同時降低了40%的功耗。TI計劃于2007年開始提供45納米無線產品樣片，首批產品的量產時間定于20 08年中。高k介電層將被引入到45納米工藝的后續版本中，用于TI最高性能的產品。 　　多種45納米解決方案不僅可滿足客戶獨特的最終產品要求，同時還為創建靈活的優化設計方案提供了豐富的選項。這些選項包括一種低功耗技術，其能夠在延長便攜式產品電池使用壽命的同時，為高集成度的SoC設計方案提供足夠的高性能，以支持高級多媒體功能。中端工藝技術支持TI DSP與高性能ASIC庫，能夠滿足通信基礎局端產品需求。此外，作為率先采用高k材料的工藝，最高性能的45納米技術選項還支持MPU級別的性能。 　　氮氧化鉿硅（HfSiON）技術概覽 　　TI將先利用化學氣相沉積工藝（CVD）實現氧化鉿硅（HfSiO）薄膜，然后通過和氮等離子體的反應來形成氮氧化鉿硅。鉿介電層在降低漏電方面的優勢是公認的，但此前該技術的實施一直遇到障礙。這些問題包括與標準CMOS工藝的兼容性，以及與此前發布的基于SiO2的柵極介電層在載體遷移率與閾值電壓穩定性方面的匹配。不過，通過 nitrided CVD技術，TI能在不影響其它關鍵參數的情況下解決漏電問題，確保新技術的性能不亞于SiO2柵介電層。與其它采用SiO2材料的技術相比，TI方案大幅降低了漏電量。 　　CVD HfSiON薄膜的氮化處理工藝還提供了可擴展性，以支持32納米節點對高性能、低功耗以及柵極長度的要求。通過向典型CMOS柵極疊層工藝添加模塊，HfSiON 整合性能已通過驗證，其遷移率可達到二氧化硅通用遷移率的90%，等效氧化層厚度（EOT）小于1納米。而且同時在不犧牲可靠性或明顯增加成本的前提下，它還可以顯著降低漏電流。HfSiON可實現薄膜合成的精確調節、嚴格控制以及高產出量， 非常適合大批量制造。 　　TI廣泛的研究工作包括HfSiON柵介電層薄膜的合成、工藝優化以及特性等。此外，TI的上述技術均與其45納米金屬柵極技術全面兼容。